高穩定度和相位噪聲的鎖相環設計論文
一、引言
本文介紹一種高穩定度和相位噪聲的鎖相環設計，適用于對頻率源指標要求較高，鎖定時間要求較低的場合，而且相對于單個高穩定度和相位噪聲的頻率源來說成本較低。
鎖相環電路是一種以消除頻率誤差為目的的反饋控制電路，它的基本原理是利用相位誤差電壓取消除頻率誤差，所以當電路達到平衡之后，雖然有剩余相位誤差存在，但頻率誤差可以降低到零，從而實現無頻差的頻率跟蹤和相位跟蹤。而且鎖相環電路還具有科研不用電感線圈、易于集成化、性能優越等許多有點，因此廣泛用于通信、雷達、制導、導航、儀表和電機都方面。
圖1是一個鎖相環的構成框圖，PLL電路基本上由下述三大部分組成：
鑒相器(phase Detector或phase Comparator)鑒相器用于檢測兩個輸入信號的相位差;環路濾波器(loop Filter)是將鑒相器輸出含有紋波的電流信號平均化，將此變換為交流成分少的直流信號的低通濾波器。環路濾波器除濾除紋波功能外，還有一種重要作用，即決定穩定進行PLL環路控制的傳輸特性;壓控振蕩器(Voltage Controlled Osillator)就是用輸入直流信號控制振蕩頻率，他是一種可變頻率振蕩器。
隨著電子技術的發展，要求信號的頻率越來越穩定，一般的振蕩器已經不能滿足要求，于是出現了高準確度和高穩定度的時鐘振蕩源。但是高穩定度的時鐘振蕩源價格比較昂貴，對于成本的節約上有很大的限制。于是利用鎖相環技術產生高精度高穩定度的頻率源應運而生，只需要一個成本不高的時鐘源和一個高穩晶振就可以實現高精度和高穩定度的時鐘頻率輸出，圖2是一個高穩定度鎖相環的框圖電路。
二、電路框圖
本文利用的是單片機STC12C5410AD和鑒相器芯片ADF4001以及一個高穩壓控晶振實現鎖相環電路，電路框圖如圖3所示。
1.器件選擇
單片機用普通的單片機即可，本設計使用的是STC系列單片機，也可以使用51系列的單片機;ADF4001是AD公司的一款鑒相器芯片，最大輸出頻率可到200MHz，它內部含有一個13位、一個14位的分頻器，可以對輸入頻率進行分頻，使鑒相頻率一致;高穩定度的壓控晶振可以自己選擇，適合自己要求的，表1是我們自己選擇的恒溫晶振部分指標。
2.環路設計
環路濾波器的設計是鎖相環的重點，它決定了鎖相環的指標好壞。環路濾波器的設計關鍵在環路帶寬上，環路帶寬會影響鎖定時間、相位噪聲和短穩等指標。環路帶寬與鎖定時間成反比關系;大于環路帶寬部分的相位噪聲由晶振決定，小于環路帶寬部分的相位噪聲由參考信號決定。環路濾波器的設計方法比較多，各有優勢，下面是本設計采用的參數計算方法，環路帶寬設置為0.5Hz、相位裕度45°，鑒相頻率100kHz。采用三階無源濾波器。圖4是我們的三階無源濾波器電路。
首先已知相位裕度φ、參考頻率fc、鑒相頻率fcomp、壓控靈敏度Kv、鑒相靈敏度Kφ、輸出頻率fout、時間常數T31(取0到1之間)。
根據以上公式和已知條件，即可計算除電路中各個元器件的值。當然這只是一種環路濾波器的計算方法，也可以使用AD公司提供的ADIsimPLL軟件進行計算，各有優缺點。
一般環路濾波器首選無源濾波器，因為無源濾波器相對于有源濾波器來說，引入的相位噪聲更小一點。除非壓控電壓超出了無源濾波器的輸出電壓范圍，我們才選擇有源濾波器。
3.軟件部分
4.注意問題
(1)電源
因為我們使用的是高靈敏度的壓控晶振，對電壓特別敏感，所以在處理電源濾波上要非常到位，特別是ADF4001的供電電壓必須適用穩定度高的穩壓器，因為供電電壓直接影響器件內部電荷泵的電流，從而影響環路輸出電壓，導致晶振輸出穩定度變差。我們在鑒相器電源引腳一次放置0.1uF、0.01uF、100pF的電容，最大限度濾除電源線上的干擾。還在電源線上串一個小電阻，進一步對噪聲進行隔離。
(2)VCO的輸出功率分配
VCO的輸出通過一個簡單的電阻網絡，將各個端口匹配到50歐姆，如圖所示，利用三個18歐姆的電阻組成的T型網絡完成。這樣做會使B點和C點的功率比A點的功率低6dB，設計中應該注意。圖5是輸出功率的電阻分配圖。
總之，要取得良好的相位噪聲和短穩，要在各個方面進行改進，還應該注意以下的問題：
1)PLL芯片工作的.電源紋波足夠低——不會惡化噪聲基底
2)PLL芯片的RF反饋輸入(VCO的輸出)具有合適的驅動能力——不容許計數器錯誤計數
3)PLL芯片的REF參考輸入具有合適的驅動能力——不容許計數器錯誤。
4)PLL環路濾波器的電阻不會增加任何額外噪聲——不高于熱噪聲
5)VCO的工作電壓紋波足夠小——不會惡化由于頻率牽引引起的相位噪聲。
6)環路濾波器屏蔽足夠好——VCO控制線上不會串入其他干擾信號，防止來源于數字電路的窄脈沖信號出現在濾波器的輸入端并直接耦合到輸出端。
三、測試結果
經過不斷的調試。
由測試結果科研看出，經過鎖相環之后，穩定度和相位噪聲的指標跟晶振的指標基本一致，改善了時鐘源的指標。
四、結束語
本文所設計的高穩定度和相位噪聲的鎖相環設計，適用于對頻率源指標要求較高，鎖定時間要求較低的場合，而且相對于單個高穩定度和相位噪聲的頻率源來說成本較低。由于本人水平有限以及研究場合等因素制約，難免會存在一些瑕疵，仍需近深入研究，來實現進一步的完善和提高。
參考文獻
[1]姜艷波，等編著.穩態電路與鎖相環電路實例——CMOS數字集成電路應用百例[M].化學工業出版社，2009—05.
[2]黃智偉.鎖相環與頻率合成器電路設計[M].西安電子科技大學出版社，2008—10.
[3]F.M.Gardner，Phaselock Techniques，2nd ed.，Wiley，New York，1979.
【高穩定度和相位噪聲的鎖相環設計論文】相關文章：
高穩定度鎖相環設計探討論文11-19
高穩定度半導體激光器恒電流研究論文10-26
噪聲的危害和控制教學設計05-29
《噪聲的危害和控制》的教學設計10-12
《噪聲的危害和控制》教案設計08-13
工藝設計對噪聲控制的影響論文11-15
噪聲的危害和控制教案的教學目標及設計理念04-07
高可用性軟件架構設計和實現論文11-08